Lenze EVF8201-E

Lenze EVF8201-E

Lenze EVF8201-EReset ：重置信号端口。Reset=1时，所有工作都停止且初始化。但内部的帧缓存保留其内容。
CE ：可选端口。
CLK ：输入时钟。
XK_RE，XK_IM ：输出数据总线，以2 的补码输出。SCALE_SCH_WE有效时，输出位宽等于输入；否则，输出位宽= 输入位宽+NFFT+1。
XN_INDEX ：位宽等于log2(point size)，输入数据的下标。
XK_INDEX ：位宽等于log2(point size)，输出数据的下标。
RFD ：数据有效信号，高有效，在加载数据时为高电平。
BUSY ：IP Core 工作状态的指示信号，在计算FFT 转换时为高电平。
DV ：数据有效指示信号，当输出端口存在有效数据时变高。
EDONE ：高有效。在DONE 信号变高的前一个时钟变为高电平。
DONE ：高有效。在FFT 完成后变高，且只存在一个时钟。在DONE 变高后，IP Core开始输出计算结果。
BLK_EXP ：当使用Burst I/O 结构时可用，若选择流水线，则此端口无效
OVFLO ：算法溢出指示。在数据输出时，如每帧有溢出，此信号变高。在每帧开始处，此信号重置。
例5.7.1使用IP Core实例化一个16点、位宽为16位的FFT 模块。
IP Core 直接生成的乘法器的Verilog 模块接口为：
module fft16(sclr, fwd_inv_we, rfd, start, fwd_inv, dv, scale_sch_we, done, clk, busy, edone, scale_sch,xn_re, xk_im, xn_index, xk_re, xn_im, xk_index);
input sclr , fwd_inv_we, start, fwd_inv, scale_sch_we, clk;
input [3 : 0] scale_sch;

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